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外延工藝在集成電路制造產(chǎn)業(yè)中的應(yīng)用
外延(Epitaxy, 簡(jiǎn)稱(chēng)Epi)工藝是指在單晶襯底上生長(zhǎng)一層跟襯底具有相同晶格排列的單晶材料，外延層可以是同質(zhì)外延層(Si/Si)，也可以是異質(zhì)外延層(SiGe/Si 或SiC/Si等)；同樣實(shí)現(xiàn)外延生長(zhǎng)也有很多方法，包括分子束外延(MBE)，超高真空化學(xué)氣相沉積(UHV/CVD)，常壓及減壓外延(ATM & RP Epi)等等。本文僅介紹廣泛應(yīng)用于半導(dǎo)體集成電路生產(chǎn)中襯底為硅材料的硅(Si)和鍺硅(SiGe)外延工藝。
根據(jù)生長(zhǎng)方法可以將外延工藝分為兩大類(lèi)(表1)：全外延(Blanket Epi)和選擇性外延(Selective Epi, 簡(jiǎn)稱(chēng)SEG)。工藝氣體中常用三種含硅氣體源：硅烷(SiH4)，二氯硅烷(SiH2Cl2, 簡(jiǎn)稱(chēng)DCS) 和三氯硅烷(SiHCl3, 簡(jiǎn)稱(chēng)TCS)；某些特殊外延工藝中還要用到含Ge和C的氣體鍺烷(GeH4)和甲基硅烷(SiH3CH3)；選擇性外延工藝中還需要用到刻蝕性氣體氯化氫(HCl)，反應(yīng)中的載氣一般選用氫氣(H2)。
外延選擇性的實(shí)現(xiàn)一般通過(guò)調(diào)節(jié)外延沉積和原位(in-situ)刻蝕的相對(duì)速率大小來(lái)實(shí)現(xiàn)，所用氣體一般為含氯(Cl)的硅源氣體DCS，利用反應(yīng)中Cl原子在硅表面的吸附小于氧化物或者氮化物來(lái)實(shí)現(xiàn)外延生長(zhǎng)的選擇性；由于SiH4不含Cl原子而且活化能低，一般僅應(yīng)用于低溫全外延工藝；而另外一種常用硅源TCS蒸氣壓低，在常溫下呈液態(tài)，需要通過(guò)H2鼓泡來(lái)導(dǎo)入反應(yīng)腔，但價(jià)格相對(duì)便宜，常利用其快速的生長(zhǎng)率（可達(dá)到5 um/min）來(lái)生長(zhǎng)比較厚的硅外延層，這在硅外延片生產(chǎn)中得到了廣泛的應(yīng)用。IV族元素中Ge的晶格常數(shù)(5.646A與Si的晶格常數(shù)(5.431A差別zui小，這使得SiGe與Si工藝易集成。在單晶Si中引入Ge形成的SiGe單晶層可以降低帶隙寬度，增大晶體管的特征截止頻率fT(cut-off frequency)，這使得它在無(wú)線(xiàn)及光通信高頻器件方面應(yīng)用十分廣泛；另外在*的CMOS集成電路工藝中還會(huì)利用Ge跟Si的晶格常數(shù)失配(4%)引入的晶格應(yīng)力來(lái)提高電子或者空穴的遷移率(mobility)，從而增大器件的工作飽和電流以及響應(yīng)速度，這正成為各國(guó)半導(dǎo)體集成電路工藝研究中的熱點(diǎn)。由于本征硅的導(dǎo)電性能很差，其電阻率一般在200ohm-cm以上，通常在外延生長(zhǎng)的同時(shí)還需要摻入雜質(zhì)氣體(dopant)來(lái)滿(mǎn)足一定的器件電學(xué)性能。雜質(zhì)氣體可以分為N型和P型兩類(lèi)：常用N型雜質(zhì)氣體包括磷烷(PH3)和砷烷(AsH3)，而P型則主要是硼烷(B2H6)。
硅及鍺硅外延工藝在現(xiàn)代集成電路制造中應(yīng)用十分廣泛，概括起來(lái)主要包括：
1．硅襯底外延：硅片制造中為了提高硅片的品質(zhì)通常在硅片上外延一層純凈度更高的本征硅；或者在高攙雜硅襯底上生長(zhǎng)外延層以防止器件的閂鎖（latch up）效應(yīng)。
2．異質(zhì)結(jié)雙極晶體管（Hetero-junction Bipolar Transistor,簡(jiǎn)稱(chēng)HBT)基區(qū)(base)異質(zhì)結(jié)SiGe外延(圖1)：其原理是在基區(qū)摻入Ge組分，通過(guò)減小能帶寬度,從而使基區(qū)少子從發(fā)射區(qū)到基區(qū)跨越的勢(shì)壘高度降低，從而提高發(fā)射效率γ, 因而，很大程度上提高了電流放大系數(shù)β。在滿(mǎn)足一定的放大系數(shù)的前提下，基區(qū)可以重?fù)诫s，并且可以做得較薄，這樣就減少了載流子的基區(qū)渡越時(shí)間，從而提高器件的截止頻率fT (Cut-Off Frequency)，這正是異質(zhì)結(jié)在超高速，超高頻器件中的優(yōu)勢(shì)所在。
3．CMOS源(source)漏(drain)區(qū)選擇性Si/SiGe外延：進(jìn)入90nm工藝時(shí)代后，隨著集成電路器件尺寸的大幅度減小，源漏極的結(jié)深越來(lái)越淺，需要采用選擇性外延技術(shù) (SEG)以增厚源漏極(elevated source/drain)來(lái)作為后續(xù)硅化(silicide)反應(yīng)的犧牲層(sacrificial layer) (圖2)，從而降低串聯(lián)電阻，有報(bào)道稱(chēng)這項(xiàng)技術(shù)導(dǎo)致了飽和電流(Idsat)有15％的增加。
而對(duì)于正在研發(fā)中的65/45nm技術(shù)工藝，有人采用對(duì)PMOS源漏極刻蝕后外延SiGe層來(lái)引入對(duì)溝道的壓應(yīng)力(compressive stress) (圖3)，以提高空穴(hole)的遷移率(mobility)，據(jù)報(bào)道稱(chēng)實(shí)現(xiàn)了飽和電流(Idsat)35％的增加。
應(yīng)變硅(strain silicon)外延：在松弛(relaxed)的SiGe層上面外延一層單晶Si，由于Si跟SiGe晶格常數(shù)失配而導(dǎo)致Si單晶層受到下面SiGe層的拉伸應(yīng)力(tensile stress)而使得電子的遷移率(mobility)得到提升(圖4)，這就使得NMOS在保持器件尺寸不變的情況下飽和電流(Idsat)得到增大，而Idsat的增大意味著器件響應(yīng)速度的提高，這項(xiàng)技術(shù)正成為各國(guó)研究熱點(diǎn)。
一般而言，一項(xiàng)完整的外延工藝包括3個(gè)環(huán)節(jié)：
首先，根據(jù)需要實(shí)現(xiàn)的工藝結(jié)果對(duì)硅片進(jìn)行預(yù)處理，包括去除表面的自然氧化層及硅片表面的雜質(zhì)，對(duì)于重?cái)v雜襯底硅片則必須考慮是否需要背封(backseal)以減少后續(xù)外延生長(zhǎng)過(guò)程中的自攙雜。
然后在外延工藝過(guò)程中需要對(duì)程式進(jìn)行優(yōu)化，如今*的外延設(shè)備一般為單片反應(yīng)腔，能在100秒之內(nèi)將硅片加熱到1100℃以上，利用*的溫度探測(cè)裝置能將工藝溫度偏差控制在2度以?xún)?nèi)，反應(yīng)氣體則可通過(guò)質(zhì)量流量計(jì)(MFC)來(lái)使得流量得到控制。在進(jìn)行外延沉積之前一般都需要H2烘烤(bake)這一步，其目的在于原位(in-situ)去除硅片表面的自然氧化層和其他雜質(zhì)，為后續(xù)的外延沉積準(zhǔn)備出潔凈的硅表面狀態(tài)。
zui后在外延工藝完成以后需要對(duì)性能指標(biāo)進(jìn)行評(píng)估，簡(jiǎn)單的性能指標(biāo)包括外延層厚度和電特性參數(shù), 片內(nèi)厚度及電特性均勻度(uniformity)，片與片間的重復(fù)性(repeatability)，雜質(zhì)顆粒(particle)數(shù)目以及污染(contamination)；在工業(yè)生產(chǎn)中經(jīng)常要求片內(nèi)膜厚及電性的均勻度<1.5%(1σ)，對(duì)硅片廠(chǎng)家來(lái)說(shuō)經(jīng)常還要考查外延層的擴(kuò)展電阻率曲線(xiàn)(SRP)以確定是否有污染存在及污染物雜質(zhì)的量。特別地，對(duì)于SiGe工藝我們經(jīng)常還需要測(cè)量Ge的含量及其深度分布，對(duì)于有攙雜的工藝我們還需要知道攙雜原子的含量及深度分布。另外晶格缺陷(defect)也是我們必須考慮的問(wèn)題，一般而言，常常出現(xiàn)的有四種缺陷，包括薄霧(haze)，滑移線(xiàn)(slip line), 堆跺層錯(cuò)(stacking fault) 和穿刺(spike)，這些缺陷的存在對(duì)器件性能有很大影響，可以導(dǎo)致器件漏電流增大甚至器件*失效而成為致命缺陷(killer effect)。一般來(lái)講消除這些缺陷的辦法是檢查反應(yīng)腔體漏率是否足夠低(<1mTorr/min)，片內(nèi)工藝溫度分布是否均勻，承載硅片的基座或準(zhǔn)備的硅片表面是否潔凈、平坦等。
經(jīng)過(guò)外延層性能指標(biāo)檢測(cè)以后我們還需要對(duì)外延工藝進(jìn)一步優(yōu)化，以滿(mǎn)足特定器件的工藝要求。 (en