摘  要: 為滿足三維大地電磁勘探技術(shù)對多個(gè)采集站的同步需求，基于FPGA設(shè)計(jì)了一種晶振頻率校準(zhǔn)系統(tǒng)。系統(tǒng)可以調(diào)節(jié)各采集站的恒溫壓控晶體振蕩器同步于GPS，從而使晶振能夠輸出高準(zhǔn)確度和穩(wěn)定度的同步信號(hào)。系統(tǒng)中使用FPGA設(shè)計(jì)了高分辨率的時(shí)間間隔測量單元，達(dá)到0.121 ns的測量分辨率，能對晶振分頻信號(hào)與GPS秒脈沖信號(hào)的時(shí)間間隔進(jìn)行高精度測量，縮短了頻率校準(zhǔn)時(shí)間。同時(shí)在FPGA內(nèi)部使用PicoBlaze嵌入式軟核處理器監(jiān)控系統(tǒng)狀態(tài)，并配合滑動(dòng)平均濾波法對測量得到的時(shí)間間隔數(shù)據(jù)實(shí)時(shí)處理，有效地抑制了GPS秒脈沖波動(dòng)對頻率校準(zhǔn)的影響。

三維大地電磁勘探技術(shù)是以面元為單位，多分量采集站為中心，多遠(yuǎn)參考、互參考和密集布點(diǎn)為特征來獲得高質(zhì)量的采集數(shù)據(jù)。野外施工時(shí)，為了保持站點(diǎn)間同步地進(jìn)行數(shù)據(jù)采集，一般采用GPS秒脈沖信號(hào)或恒溫晶振的定時(shí)信號(hào)來同步各個(gè)采集站點(diǎn)。前者在惡劣的施工環(huán)境下常會(huì)因?yàn)楦鞣N干擾而發(fā)生跳變，同步效果并不理想。后者長時(shí)間存在頻率漂移，同樣無法維持長時(shí)間的同步采集。

為解決以上問題，本文將GPS授時(shí)信號(hào)用于校準(zhǔn)各站點(diǎn)的壓控晶振，之后再使用晶振分頻得到定時(shí)信號(hào)來同步各采集站點(diǎn)。這樣不僅克服了GPS授時(shí)信號(hào)易受外界干擾的缺點(diǎn)，也解決了晶振頻率隨時(shí)間漂移的問題，能獲得較為理想的同步信號(hào)。為了使本地晶振長時(shí)間地同步于GPS系統(tǒng)，就需要不斷測量GPS授時(shí)信號(hào)與本地晶振的分頻信號(hào)的時(shí)間間隔，再根據(jù)測量數(shù)據(jù)來校準(zhǔn)和同步本地晶振。因此，時(shí)間間隔測量的準(zhǔn)確性是保證頻率校準(zhǔn)系統(tǒng)工作性能的關(guān)鍵。本文基于FPGA集成度高、高速和高可靠性的特點(diǎn)，介紹了晶振頻率校準(zhǔn)系統(tǒng)在FPGA中的設(shè)計(jì)方法。系統(tǒng)的特點(diǎn)是使用FPGA內(nèi)部進(jìn)位邏輯構(gòu)造延遲線來實(shí)現(xiàn)時(shí)間間隔測量，大大提高了測量分辨率，同時(shí)使用FPGA嵌入式軟核處理器PicoBlaze對系統(tǒng)狀態(tài)進(jìn)行監(jiān)控，并對測量數(shù)據(jù)進(jìn)行濾波處理，充分發(fā)揮了FPGA的集成優(yōu)勢。

1 系統(tǒng)設(shè)計(jì)

1.1 系統(tǒng)實(shí)現(xiàn)方案

系統(tǒng)的原理如圖1所示，主要由GPS接收模塊、FPGA測控模塊、D/A轉(zhuǎn)換模塊和壓控恒溫晶振4部分組成。GPS接收模塊用于輸出標(biāo)準(zhǔn)的1-pps脈沖信號(hào)，F(xiàn)PGA測控模塊用于測量本地晶振分頻信號(hào)與1-pps信號(hào)的時(shí)間間隔，并將所測值在PicoBlaze中進(jìn)行處理得到晶振輸出頻率相對于GPS系統(tǒng)的頻率偏差，zui后將結(jié)果作為D/A轉(zhuǎn)換模塊的輸入得到修正本地晶振頻率的控制電壓。

1.2 測量原理

時(shí)間間隔在FPGA中的測量的原理如圖2所示，使用1-pps秒脈沖信號(hào)與本地晶振分頻得到的100 kHz信號(hào)進(jìn)行比對,得到的時(shí)差即是待測的時(shí)間間隔。由于只采樣兩者的上升沿間的時(shí)間間隔，所以用100 kHz分頻信號(hào)代替1 Hz秒信號(hào)與1-pps比對，可以減小每次的測量值，方便數(shù)據(jù)處理。需要注意的是晶振相對于1-pps的時(shí)差范圍必須在100 kHz信號(hào)的一個(gè)周期內(nèi)，即該信號(hào)的頻率決定了測量量程的大小，可以根據(jù)實(shí)際測量需要來決定該信號(hào)的頻率。

圖2中T是待測的時(shí)間間隔，τ1是計(jì)數(shù)時(shí)鐘周期，M是計(jì)數(shù)器在1-pps信號(hào)到來時(shí)的計(jì)數(shù)值，N是計(jì)數(shù)器在100 Hz信號(hào)到來時(shí)的計(jì)數(shù)值，nτ2是由于1-pps脈沖上升沿和計(jì)數(shù)時(shí)鐘上升沿不一致所引起的測量誤差，這部分誤差由內(nèi)插延遲線來測量。由于100 kHz信號(hào)由晶振分頻得到，它和計(jì)數(shù)時(shí)鐘同步，所以不會(huì)產(chǎn)生測量誤差。因此，待測的時(shí)間間隔可以表示為：

1.3 延遲線模塊的設(shè)計(jì)

為了在短時(shí)間內(nèi)校準(zhǔn)本地晶體振蕩器，使之與GPS系統(tǒng)同步，必須提高時(shí)間間隔的測量分辨率，在設(shè)計(jì)中使用了時(shí)間內(nèi)插技術(shù)。其基本原理是利用多個(gè)延時(shí)單元構(gòu)造延遲線，待測信號(hào)在延遲線中的傳播信息便可以用來進(jìn)行時(shí)間間隔測量。延遲線的實(shí)現(xiàn)主要依賴于內(nèi)插延遲單元延時(shí)的均勻性，內(nèi)插延遲單元的單位延時(shí)決定了時(shí)間間隔測量系統(tǒng)的分辨率。在FPGA中實(shí)現(xiàn)時(shí)間內(nèi)插，關(guān)鍵是在其結(jié)構(gòu)的基礎(chǔ)上利用內(nèi)部已有資源構(gòu)造出延遲線

在XILINX公司FPGA的單元結(jié)構(gòu)中，為了實(shí)現(xiàn)快速的數(shù)學(xué)運(yùn)算設(shè)置了許多的進(jìn)位邏輯資源。這些進(jìn)位邏輯的延時(shí)很小，而且它們之間可以相互連接組成進(jìn)位線，可以使用這種的進(jìn)位線作為延遲線來實(shí)現(xiàn)時(shí)間內(nèi)插。如圖3所示，設(shè)計(jì)中使用了Spartan-3系列的FPGA中的進(jìn)位邏輯逐個(gè)連接組成延遲線，一個(gè)進(jìn)位邏輯由查找表（LUT）、選通器（MUXCY）和異或門（XORCY）三部分構(gòu)成。其總體結(jié)構(gòu)上類似一個(gè)多位二進(jìn)制加法器,兩個(gè)輸入的各位分別被置為1和0，進(jìn)位信號(hào)沒來時(shí)加法器各位均為1。當(dāng)進(jìn)位信號(hào)到來時(shí)就會(huì)沿著進(jìn)位線一級(jí)一級(jí)地傳輸，加法器每一位輸出值的變化就代表著信號(hào)的延遲信息，時(shí)鐘前沿到達(dá)時(shí)就可以將這些信息鎖存入觸發(fā)器中。圖4是在一個(gè)時(shí)鐘周期的仿真中延遲線單元輸出經(jīng)過的延遲單元的個(gè)數(shù)，進(jìn)行直線擬合后的結(jié)果為：