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基于FPGA的恒溫晶振頻率校準(zhǔn)系統(tǒng)的設(shè)計

來源:上海銳呈電氣有限公司   2010年09月21日 11:50  

摘  要: 為滿足三維大地電磁勘探技術(shù)對多個采集站的同步需求,基于FPGA設(shè)計了一種晶振頻率校準(zhǔn)系統(tǒng)。系統(tǒng)可以調(diào)節(jié)各采集站的恒溫壓控晶體振蕩器同步于GPS,從而使晶振能夠輸出高準(zhǔn)確度和穩(wěn)定度的同步信號。系統(tǒng)中使用FPGA設(shè)計了高分辨率的時間間隔測量單元,達(dá)到0.121 ns的測量分辨率,能對晶振分頻信號與GPS秒脈沖信號的時間間隔進(jìn)行高精度測量,縮短了頻率校準(zhǔn)時間。同時在FPGA內(nèi)部使用PicoBlaze嵌入式軟核處理器監(jiān)控系統(tǒng)狀態(tài),并配合滑動平均濾波法對測量得到的時間間隔數(shù)據(jù)實時處理,有效地抑制了GPS秒脈沖波動對頻率校準(zhǔn)的影響。

三維大地電磁勘探技術(shù)是以面元為單位,多分量采集站為中心,多遠(yuǎn)參考、互參考和密集布點為特征來獲得高質(zhì)量的采集數(shù)據(jù)。野外施工時,為了保持站點間同步地進(jìn)行數(shù)據(jù)采集,一般采用GPS秒脈沖信號或恒溫晶振的定時信號來同步各個采集站點。前者在惡劣的施工環(huán)境下常會因為各種干擾而發(fā)生跳變,同步效果并不理想。后者長時間存在頻率漂移,同樣無法維持長時間的同步采集。

為解決以上問題,本文將GPS授時信號用于校準(zhǔn)各站點的壓控晶振,之后再使用晶振分頻得到定時信號來同步各采集站點。這樣不僅克服了GPS授時信號易受外界干擾的缺點,也解決了晶振頻率隨時間漂移的問題,能獲得較為理想的同步信號。為了使本地晶振長時間地同步于GPS系統(tǒng),就需要不斷測量GPS授時信號與本地晶振的分頻信號的時間間隔,再根據(jù)測量數(shù)據(jù)來校準(zhǔn)和同步本地晶振。因此,時間間隔測量的準(zhǔn)確性是保證頻率校準(zhǔn)系統(tǒng)工作性能的關(guān)鍵。本文基于FPGA集成度高、高速和高可靠性的特點,介紹了晶振頻率校準(zhǔn)系統(tǒng)在FPGA中的設(shè)計方法。系統(tǒng)的特點是使用FPGA內(nèi)部進(jìn)位邏輯構(gòu)造延遲線來實現(xiàn)時間間隔測量,大大提高了測量分辨率,同時使用FPGA嵌入式軟核處理器PicoBlaze對系統(tǒng)狀態(tài)進(jìn)行監(jiān)控,并對測量數(shù)據(jù)進(jìn)行濾波處理,充分發(fā)揮了FPGA的集成優(yōu)勢。

1 系統(tǒng)設(shè)計

1.1 系統(tǒng)實現(xiàn)方案

系統(tǒng)的原理如圖1所示,主要由GPS接收模塊、FPGA測控模塊、D/A轉(zhuǎn)換模塊和壓控恒溫晶振4部分組成。GPS接收模塊用于輸出標(biāo)準(zhǔn)的1-pps脈沖信號,F(xiàn)PGA測控模塊用于測量本地晶振分頻信號與1-pps信號的時間間隔,并將所測值在PicoBlaze中進(jìn)行處理得到晶振輸出頻率相對于GPS系統(tǒng)的頻率偏差,zui后將結(jié)果作為D/A轉(zhuǎn)換模塊的輸入得到修正本地晶振頻率的控制電壓。

1.2 測量原理

時間間隔在FPGA中的測量的原理如圖2所示,使用1-pps秒脈沖信號與本地晶振分頻得到的100 kHz信號進(jìn)行比對,得到的時差即是待測的時間間隔。由于只采樣兩者的上升沿間的時間間隔,所以用100 kHz分頻信號代替1 Hz秒信號與1-pps比對,可以減小每次的測量值,方便數(shù)據(jù)處理。需要注意的是晶振相對于1-pps的時差范圍必須在100 kHz信號的一個周期內(nèi),即該信號的頻率決定了測量量程的大小,可以根據(jù)實際測量需要來決定該信號的頻率。

圖2中T是待測的時間間隔,τ1是計數(shù)時鐘周期,M是計數(shù)器在1-pps信號到來時的計數(shù)值,N是計數(shù)器在100 Hz信號到來時的計數(shù)值,nτ2是由于1-pps脈沖上升沿和計數(shù)時鐘上升沿不一致所引起的測量誤差,這部分誤差由內(nèi)插延遲線來測量。由于100 kHz信號由晶振分頻得到,它和計數(shù)時鐘同步,所以不會產(chǎn)生測量誤差。因此,待測的時間間隔可以表示為:

1.3 延遲線模塊的設(shè)計

為了在短時間內(nèi)校準(zhǔn)本地晶體振蕩器,使之與GPS系統(tǒng)同步,必須提高時間間隔的測量分辨率,在設(shè)計中使用了時間內(nèi)插技術(shù)。其基本原理是利用多個延時單元構(gòu)造延遲線,待測信號在延遲線中的傳播信息便可以用來進(jìn)行時間間隔測量。延遲線的實現(xiàn)主要依賴于內(nèi)插延遲單元延時的均勻性,內(nèi)插延遲單元的單位延時決定了時間間隔測量系統(tǒng)的分辨率。在FPGA中實現(xiàn)時間內(nèi)插,關(guān)鍵是在其結(jié)構(gòu)的基礎(chǔ)上利用內(nèi)部已有資源構(gòu)造出延遲線

在XILINX公司FPGA的單元結(jié)構(gòu)中,為了實現(xiàn)快速的數(shù)學(xué)運算設(shè)置了許多的進(jìn)位邏輯資源。這些進(jìn)位邏輯的延時很小,而且它們之間可以相互連接組成進(jìn)位線,可以使用這種的進(jìn)位線作為延遲線來實現(xiàn)時間內(nèi)插。如圖3所示,設(shè)計中使用了Spartan-3系列的FPGA中的進(jìn)位邏輯逐個連接組成延遲線,一個進(jìn)位邏輯由查找表(LUT)、選通器(MUXCY)和異或門(XORCY)三部分構(gòu)成。其總體結(jié)構(gòu)上類似一個多位二進(jìn)制加法器,兩個輸入的各位分別被置為1和0,進(jìn)位信號沒來時加法器各位均為1。當(dāng)進(jìn)位信號到來時就會沿著進(jìn)位線一級一級地傳輸,加法器每一位輸出值的變化就代表著信號的延遲信息,時鐘前沿到達(dá)時就可以將這些信息鎖存入觸發(fā)器中。圖4是在一個時鐘周期的仿真中延遲線單元輸出經(jīng)過的延遲單元的個數(shù),進(jìn)行直線擬合后的結(jié)果為:

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